隨著高級(jí)工藝的演進(jìn)，電路設(shè)計(jì)團(tuán)隊(duì)在最先進(jìn)的晶片上系統(tǒng)內(nèi)加載更多功能和性能的能力日益增強(qiáng)。與此同時(shí)，他們同樣面臨許多新的設(shè)計(jì)挑戰(zhàn)。多重圖案拆分給設(shè)計(jì)實(shí)施過程帶來了許多重大布局限制，另外為降低功耗和提高性能而引入 FinFET 晶體管使之更加復(fù)雜，因?yàn)樗鼘?duì)擺設(shè)和布線流程帶來了更多的限制。適用于高級(jí)工藝設(shè)計(jì)的物理實(shí)現(xiàn)工具必須針對(duì)引入多重圖案拆分和 FinFET 后的擺設(shè)、布線、DFM、提取和時(shí)序進(jìn)行增強(qiáng)。
包括多重圖案拆分規(guī)則在內(nèi)的設(shè)計(jì)規(guī)則的復(fù)雜性和數(shù)量已經(jīng)顯著提升，這對(duì)布線程序提出了巨大的挑戰(zhàn)。
FinFET 同樣帶來了更多限制，例如電壓閾值感知間隔、植入層規(guī)則等。這些因素將影響擺設(shè)、布局規(guī)劃和優(yōu)化引擎，還會(huì)直接影響設(shè)計(jì)的利用率和面積。多重圖案拆分收斂和時(shí)序收斂相互依存，可以增加設(shè)計(jì)收斂時(shí)間。
布線程序必須能夠自動(dòng)理解顏色，檢測(cè)并修復(fù)多重圖案拆分違規(guī)，還能夠?qū)ζ溥M(jìn)行驗(yàn)證。傳統(tǒng)的 DRC 違規(guī)往往是局部的，多重圖案拆分違規(guī)與之不同，如圖1所示，它們?cè)诒举|(zhì)上可能是全局性的，不僅會(huì)影響多個(gè)形狀，還會(huì)在奇回路修復(fù)過程中使計(jì)算變得極其密集和困難。對(duì)布局的任何干擾都有可能產(chǎn)生新的多重圖案拆分違規(guī)，使信號(hào)完整性收斂和多重圖案拆分收斂變得極具挑戰(zhàn)性。
由于預(yù)先存在的形狀、電源和接地軌道可能導(dǎo)致較長(zhǎng)的利用密集內(nèi)存進(jìn)行驗(yàn)證的運(yùn)行時(shí)間，因此需要特別考慮金屬1層的布線選擇。像非優(yōu)選慢移這樣的傳統(tǒng)技術(shù)不能用于解決可布線性問題，因?yàn)槎嘀貓D案拆分中禁止使用這些技術(shù)。多重圖案拆分利用軟規(guī)則來預(yù)防問題，這的確減少了出現(xiàn)多重圖案拆分奇回路的可能性，但是僅僅依賴預(yù)防會(huì)使設(shè)計(jì)變得非常被動(dòng)。高效的多重圖案拆分收斂需要對(duì)布線程序架構(gòu)進(jìn)行更新，新架構(gòu)要有自己的本地色調(diào)、驗(yàn)證和沖突解決引擎。
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