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KSD1-16發(fā)作隨D／A信號(hào)起伏巨細(xì)而操控的純凈溝通訊號(hào)量。由三角波發(fā)作電路發(fā)作150 kHz

的三角波，由低頻正弦波發(fā)作電路發(fā)作50 Hz的正弦波。兩個(gè)信號(hào)別離一同送到比照

器的同相和反相輸入端，在比照器的輸出端將發(fā)作矩形波。該矩形波的頻率與150 

kHz的三角波相同，該矩形波的脈沖寬度受50 Hz正弦波實(shí)時(shí)起伏的調(diào)制后，隨50 Hz

正弦波實(shí)時(shí)起伏而改動(dòng)，即已調(diào)制矩形波。將其送到高速電子開關(guān)中一個(gè)輸入端，

并經(jīng)過一級(jí)反向器反向，送到高速電子開關(guān)的別的一個(gè)輸入端。本體系選用依據(jù)

KSD1-16與DSP協(xié)同作業(yè)進(jìn)行視頻處理的計(jì)劃，完結(jié)視頻收集、處理到傳輸?shù)南?shù)進(jìn)程。

實(shí)時(shí)視頻圖畫處理中，低層的預(yù)處理算法處理的數(shù)據(jù)量大，對處理速度懇求高

，但算法相對比照簡略，適宜于用FPGA進(jìn)行硬件完結(jié)，這么能統(tǒng)籌速度及靈敏性。

高層的處理算法構(gòu)造雜亂，適用于運(yùn)算速度高、尋址辦法靈敏、通訊機(jī)制強(qiáng)的DSP芯

片宋完結(jié)。

DSP+FPGA架構(gòu)的最大特色是構(gòu)造靈敏、有較強(qiáng)的通用性、適宜于模塊化規(guī)劃，

然后能夠前進(jìn)算法功率，一同其開發(fā)周期短、體系易于保護(hù)和晉級(jí)，適宜于實(shí)時(shí)視

頻圖畫處理。

體系選用模塊化的規(guī)劃辦法，將悉數(shù)體系區(qū)分為三有些：視頻收集單元、視頻

處理單元和視頻傳輸單元。

悉數(shù)體系以FPGA作為中心操控單元并完結(jié)視頻信號(hào)的中值濾波作業(yè);以DSP作為

悉數(shù)體系的中心處理單元對收集的視頻圖畫信息進(jìn)行JPEG緊縮;在視頻傳輸單元規(guī)劃

了以PDIUSBD12芯片為根底的USB總線，擔(dān)任視頻信號(hào)的傳輸。

硬件全體架構(gòu)

一個(gè)完好的視頻處理體系，首要由視頻收集單元、視頻處理單元及視頻傳輸單

元三有些構(gòu)成。在進(jìn)行體系規(guī)劃時(shí)須確保各有些的無縫聯(lián)接。

圖畫收集單元由FPGA和MB86S02視頻收集芯片構(gòu)成，包含視頻信號(hào)的收集和預(yù)處

理，把輸入的視頻信號(hào)改換成體系能夠處理的數(shù)字圖畫數(shù)據(jù)，并依照必定的格局存

儲(chǔ)在斷定的存儲(chǔ)區(qū)域。

圖畫處理單元是本體系的中心，對圖畫數(shù)據(jù)進(jìn)行緊縮處理，完結(jié)體系要抵達(dá)的

功用。

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