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本系統(tǒng)采用基于FPGA與DSP協(xié)同工作進(jìn)行視頻處理的方案，實(shí)現(xiàn)視頻采集、處理到傳輸?shù)恼麄€(gè)過程。
　　CPU-40B/4實(shí)時(shí)視頻圖像處理中，低層的預(yù)處理算法處理的數(shù)據(jù)量大，對(duì)處理速度要求高，但算法相對(duì)比較簡單，適合于用FPGA進(jìn)行硬件實(shí)現(xiàn)，這樣能兼顧速度及靈活性。高層的處理算法結(jié)構(gòu)復(fù)雜，適用于運(yùn)算速度高、尋址方式靈活、通信機(jī)制強(qiáng)的DSP芯片宋實(shí)現(xiàn)。
　　DSP+FPGA架構(gòu)的最大特點(diǎn)是結(jié)構(gòu)靈活、有較強(qiáng)的通用性、適合于模塊化設(shè)計(jì)，從而能夠提高算法效率，同時(shí)其開發(fā)周期短、系統(tǒng)易于維護(hù)和升級(jí)，適合于實(shí)時(shí)視頻圖像處理。
　　系統(tǒng)采用模塊化的設(shè)計(jì)方法，將整個(gè)系統(tǒng)劃分為三部分：視頻采集單元、視頻處理單元和視頻傳輸單元。
　　CPU-40B/4整個(gè)系統(tǒng)以FPGA作為核心控制單元并完成視頻信號(hào)的中值濾波工作;以DSP作為整個(gè)系統(tǒng)的核心處理單元對(duì)采集的視頻圖像信息進(jìn)行JPEG壓縮;在視頻傳輸單元設(shè)計(jì)了以PDIUSBD12芯片為基礎(chǔ)的USB總線，負(fù)責(zé)視頻信號(hào)的傳輸。
　　1系統(tǒng)硬件總體架構(gòu)
　　CPU-40B/4一個(gè)完整的視頻處理系統(tǒng)，主要由視頻采集單元、視頻處理單元及視頻傳輸單元三部分組成。在進(jìn)行系統(tǒng)設(shè)計(jì)時(shí)須確保各部分的無縫銜接。
　　圖像采集單元由FPGA和MB86S02視頻采集芯片組成，包括視頻信號(hào)的采集和預(yù)處理，把輸入的視頻信號(hào)轉(zhuǎn)換成系統(tǒng)能夠處理的數(shù)字圖像數(shù)據(jù)，并按照一定的格式存儲(chǔ)在確定的存儲(chǔ)區(qū)域。
　　圖像處理單元是本系統(tǒng)的核心，對(duì)圖像數(shù)據(jù)進(jìn)行壓縮處理，實(shí)現(xiàn)系統(tǒng)要達(dá)到的功能。
　　圖像傳輸單元采用FPGA+USB的方式實(shí)現(xiàn)視頻數(shù)據(jù)的傳輸，通過基于PDIUSBD12芯片的USB總線，將壓縮后的視頻圖像信息發(fā)送到接收端，在接收端使用在PC上編寫的應(yīng)用程序?qū)D像解壓縮并顯示出來。
　　CPU-40B/4整個(gè)硬件系統(tǒng)由FPGA和DSP兩個(gè)分系統(tǒng)組成，F(xiàn)PGA作為視頻采集單元，將采集到的視頻信號(hào)預(yù)處理后傳給DSP，DSP作為圖像處理單元是本系統(tǒng)的核心，對(duì)FPGA預(yù)處理后的視頻圖像信息進(jìn)行JPEG壓縮處理，DSP單元的性能決定著整個(gè)系統(tǒng)的性能，DSP完成圖像處理任務(wù)后，將把結(jié)果返回給 FPGA，F(xiàn)PGA將經(jīng)過壓縮處理后的圖像信息寫入接口控制芯片的數(shù)據(jù)緩沖區(qū)，由接口控制芯片負(fù)責(zé)信息的傳輸，系統(tǒng)總體框圖如圖1所示。

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CPU-40B/4
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Force SYS68K/CPU-6 880-12537-101.A2 LAM 810-17034-300-1 
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